mars
2007
Un article de Matthieu Brucher
Intel a lancé depuis quelques jours une série de webinars consacrés au parallélisme. Je dois avouer que le sujet m’intéresse depuis pas mal de temps, et il ne faut pas oublier qu’Intel, AMD et IBM poussent actuellement vers plus de parallélisme.
Ces webinars ont en plus un cadeau à la clé si on assiste à 3 d’entre eux, un livre sur l’outil d’analyse d’Intel, VTune.
Voici le lien pour s’enregistrer à ces webinars.
Dans le même temps, Intel a donné des nouvelles du successeur du Merom, Penryn. Avec une architecture orientée vers le SIMD avec SSE4 – près de 50 nouvelles instructions ! – et des performances en calcul flottant améliorées – la division va, par exemple, avoir un gros coup de boost -, Intel ne lâche pas les applications mono-threadées, heureusement, mais l’avenir est bien là, le multi-core.
La version 10 du compilateur C++ bien connu est aussi annoncée depuis quelques temps, reste à savoir quelles seront les améliorations et les capacités de celui-ci à tirer parti des instructions vectorielles : il est rare d’utiliser celles-ci sans passer par du code non portable, c’est dommage. Au niveau architectural, Intel compte ressortir par la suite des cartons l’HyperThreading, donc le fait d’utiliser un autre pipeline d’exécution en parallèle, pour utiliser des unités de calcul en pause. Heureusement, l’architecture Core, et donc son successeur Nehalem qui verra ce retour, a plus d’unités de calculs que les précédentes architectures, car l’HT était très peu utile au P4 Netburst, une fois le code un peu optimisé, le second thread n’avait plus les moyens d’être exécuté, ou presque, donc l’HT était très rentable…
Pour revenir au parallélisme et les webinars d’Intel, outre une introduction et une présentation des capacités du futur compilateur Intel, une présentation sera aussi donnée sur la correction des algorithmes parallèles, sans doute LE point critique actuellement, sur lequel on n’insiste que trop peu…
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